05.低功耗设计

数字IC/FPGA低功耗设计方法-数字逻辑君

1.分类

• 动态功耗

  • 开关功耗：在CMOS电路中，对负载电容进行充放电时消耗的功耗

    $$P_{switch}=0.5V_{dd}\times V_{dd}\times C\times Tr$$

    上式中，$C$为等效电容负载大小，$Tr$为输入信号的翻转率，对于时钟信号而言，一个周期内翻转两次，有$Tr=2f$，公式为

    $$P_{switch}=V_{dd}\times V_{dd}\times C \times f$$

  • 短路功耗：信号的翻转，存在一个执行时间，不可能瞬间完成

    $$P_{short}=V_{dd}\times Tr \times Qx$$

    式中，$Qx$为一次翻转过程中从电源流到地的电荷量

• 静态功耗：于CMOS电路中，静态公共号主要由漏电流引起的功耗

  

• 浪涌功耗：浪涌电流引起的功耗

  • 浪涌电流是指开机或唤醒的时候，器件流过的最大电流，因此浪涌电流也被称为启动电流
  • 一般不关注

2. 低功耗设计

2.1 系统级

系统与架构层次的低功耗设计，可节省70%以上的功耗

供电电压越高，单元延迟越小，即时序要求工作频率越高的模块，其供电电压要求也越高

• 多电压设计技术
  • 不同区域使用不同的电平标准
  • 高速、低速信号区域供电不一
  • DC设计
• 门控时钟（“需要时，时钟信号再送入”）
• DVFS（动态电压频率调整）
• ....
• 系统时钟分配（high level)
  • 时钟信号是系统中最高频的信号，其功耗是最高的？
• 算法与IP选择(high level)

2.2 RTL级

• 并行与流水

  • 并行：利用并行处理，降低模块工作频率，用更多的资源消耗换取功率下井
  • 流水：对电容的充放电产生功率消耗，将一个较长的组合逻辑划分为M级流水，每个时钟周期内电容变为C/M，在相同时钟频率下，可以使用更低的驱动电压。

• 操作数隔离

  • 在非必要操作情况下，关闭对加法器，乘法器的使用

• 门控时钟

  

2.3 门级

• 减少负载电容

• 电源门控

• 工艺库

• 多阈值电压设计

  • HVT = High V threshold

  • LVT = Low V threshold

  • SVT(RVT) = Standard V threshold (Regular V threshold)

  • 阈值电压越大，速度越慢（单位延迟越大），功耗越小。

    速度： HVT<LVT<SVT

    延迟： HVT>LVT>SVT

    功耗：HVT<LVT<SVT